preliminary Data Sheet
FUNCTIONAL BLOCK DIAGRAMM 8192MB DDR3 SDRAM SODIMM,
2 RANKS AND 16 COMPONENTS
S1
S0
DQS4
DQS0
DQS4
DQS0
DM4
DM0
Rev.0.9
15.11.2011
DQ0
DQ1
CS
I/O 0
I/O 1
DM DQS DQS
CS
I/O 0
I/O 1
DM DQS DQS
DQ32
DQ33
CS
I/O 0
I/O 1
DM DQS DQS
CS
I/O 0
I/O 1
DM DQS DQS
DQ2
DQ3
I/O 2
I/O 3
D0
I/O 2
I/O 3
D8
DQ34
DQ35
I/O 2
I/O 3
D4
I/O 2
I/O 3
D12
DQ4
DQ5
DQ6
I/O 4
I/O 5
I/O 6
I/O 4
I/O 5
I/O 6
DQ36
DQ37
DQ38
I/O 4
I/O 5
I/O 6
I/O 4
I/O 5
I/O 6
DQ7
I/O 7
ZQ
I/O 7
ZQ
DQ39
I/O 7
ZQ
I/O 7
ZQ
DQS1
DQS1
DM1
DQS1
DQS1
DM1
DQ8
DQ9
CS
I/O 0
I/O 1
DM DQS DQS
CS
I/O 0
I/O 1
DM DQS DQS
DQ40
DQ41
CS
I/O 0
I/O 1
DM DQS DQS
CS
I/O 0
I/O 1
DM DQS DQS
DQ10
DQ11
I/O 2
I/O 3
D1
I/O 2
I/O 3
D9
DQ42
DQ43
I/O 2
I/O 3
D5
I/O 2
I/O 3
D13
DQ12
DQ13
DQ14
I/O 4
I/O 5
I/O 6
I/O 4
I/O 5
I/O 6
DQ44
DQ45
DQ46
I/O 4
I/O 5
I/O 6
I/O 4
I/O 5
I/O 6
DQ15
I/O 7
ZQ
I/O 7
ZQ
DQ47
I/O 7
ZQ
I/O 7
ZQ
DQS2
DQS2
DM2
DQS2
DQS2
DM2
DQ16
DQ17
CS
I/O 0
I/O 1
DM DQS DQS
CS
I/O 0
I/O 1
DM DQS DQS
DQ48
DQ49
CS
I/O 0
I/O 1
DM DQS DQS
CS
I/O 0
I/O 1
DM DQS DQS
DQ18
DQ19
I/O 2
I/O 3
D2
I/O 2
I/O 3
D10
DQ50
DQ51
I/O 2
I/O 3
D6
I/O 2
I/O 3
D14
DQ20
DQ21
DQ22
I/O 4
I/O 5
I/O 6
I/O 4
I/O 5
I/O 6
DQ52
DQ53
DQ54
I/O 4
I/O 5
I/O 6
I/O 4
I/O 5
I/O 6
DQ23
I/O 7
ZQ
I/O 7
ZQ
DQ55
I/O 7
ZQ
I/O 7
ZQ
DQS3
DQS3
DM3
DQS3
DQS3
DM3
DQ24
DQ25
CS
I/O 0
I/O 1
DM DQS DQS
CS
I/O 0
I/O 1
DM DQS DQS
DQ56
DQ57
CS
I/O 0
I/O 1
DM DQS DQS
CS
I/O 0
I/O 1
DM DQS DQS
DQ26
DQ27
I/O 2
I/O 3
D3
I/O 2
I/O 3
D11
DQ58
DQ59
I/O 2
I/O 3
D7
I/O 2
I/O 3
D15
DQ28
DQ29
DQ30
I/O 4
I/O 5
I/O 6
I/O 4
I/O 5
I/O 6
DQ60
DQ61
DQ62
I/O 4
I/O 5
I/O 6
I/O 4
I/O 5
I/O 6
DQ31
I/O 7
ZQ
I/O 7
ZQ
DQ63
I/O 7
ZQ
I/O 7
ZQ
BA0-BA2
A0-A15
RAS
C AS
WE
ODT0
ODT1
CKE0
CKE1
CK0,CK1
CK0,CK1
RESET
BA0-BA2: SDRAM D0-D15
A0-A15: SDRAM D0-D15
RAS : SDRAM D0-D15
CAS: SDRAM D0-D15
WE: SDRAM D0-D15
ODT: SDRAM D0-D7
ODT: SDRAM D8-D15
CKE: SDRAM D0-D7
CKE: SDRAM D8-D15
CK : SDRAM D0-D15
CK: SDRAM D0-D15
RESET: SDRAM D0-D15
V DDSPD
V DD/ V DDQ
V REFDQ
V REFCA
V SS
SPD
D0-D15
D0-D15
D0-D15
D0-D15
Notes:
1. DQ-to-I/O wiring is shown as recommended but may
be changed.
2. DQ/DQS/DQS/ODT/DM/CKE/S relationship must be
maintained as shown.
3. DQ, DM, DQS/DQS resistors: Refer to associated
topology diagram.
4. Refer to the appropriate clock wiring topology under
the DIMM wiring details section of the JEDED document.
5. For each DRAM, a unique ZQ resistor is connected to
GND. The ZQ resistor is 240O±1%.
6. Refer to associated figure for SPD details.
Swissbit AG
Industriestrasse 4
CH – 9552 Bronschhofen
Fon: +41 (0) 71 913 03 03
Fax: +41 (0) 71 913 03 15
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